diff --git a/Schaltlogik/doc/Hinweise-Gatter.md b/Schaltlogik/doc/Hinweise-Gatter.md
index 0d27a79fb1d3dd56949c2a050e5bf1f235571525..fe0e36eef4ee785e940a7140bee622b601e1cfc0 100644
--- a/Schaltlogik/doc/Hinweise-Gatter.md
+++ b/Schaltlogik/doc/Hinweise-Gatter.md
@@ -1,8 +1,41 @@
# Hinweise für den Versuch Schaltlogik
+## Gatter
+
+Logische Verknüpfungen (Gatter) werden z.B. durch **[Wahrheitstabellen](https://de.wikipedia.org/wiki/Wahrheitstabelle)** definiert. Grundlegende Gatter sind z.B.
+
+- AND,
+- OR,
+- XOR,
+- NOT.
+
+Die nach [IEC-Norm gebräuchlichen Schaltsymbole](https://de.wikipedia.org/wiki/Logikgatter#Typen_von_Logikgattern_und_Symbolik) der in diesem Versuch verwendeten Gatter sind in **Abbildung 1** gezeigt:
+
+---
+
+<img src="../figures/Symbole-Gatter.png" width="1000" style="zoom:100%;" />
+
+**Abbildung 1**: (Schaltsymbole der in diesem Versuch verwendeten Gatter, nach IEC-Norm)
+
+---
+
+Zur Beschreibung binärer Verknüpfungen (wie dem AND oder dem OR) definieren wir **A und B als Eingänge und Y als den Ausgang des Gatters**. Außerdem führen wir die folgenden Bezeichnungen ein:
+
+- **0/LOW**: GND ($0\ \mathrm{V}$)
+- **1/HIGH**: VCC ($+5\ \mathrm{V}/+3.3\ \mathrm{V}$).
+
+Die Zustände 0 und 1 werden durch die elektrischen Potentiale an A, B und Y identifiziert.
+
+- Beim in **Aufgabe 1** verwendeten Schaltbrett (CMOS $5\ \mathrm{V}$-Standard) handelt es sich dabei um 0 und $+5\ \mathrm{V}$.
+- Bei der ab **Aufgabe 2** verwendeten [MAXwel-Platine](https://github.com/MitchiLaser/MAXwel/tree/master) zur Ansteuerung eines FPGA (LVTTL $3.3\ \mathrm{V}$-Standard) handelt es sich um 0 und $+3.3\ \mathrm{V}$.
+
+Während es sich bei 0 und 1 um wohldefinierte logische Zustände handelt liegen die analogen Potentiale immer mit einer gewissen Varianz vor. Zudem kann es, je nach Art der Schaltung zu Verzerrungen der Potentiale kommen (siehe Diskussion zu Dioden- und Transistoren-Gattern weiter unten im Text).
+
+Dementsprechend wird der Spannungs-Bereich, bei dem sich ein Logikgatter so verhält, als würde der Zustand 1 anliegen, als [HIGH-Pegel](https://de.wikipedia.org/wiki/Logikpegel) bezeichnet. Alle Eingangsspannungen, bei denen sich das Logikgatter so verhält, als würde der Zustand 0 anliegen werden als [LOW-Pegel](https://de.wikipedia.org/wiki/Logikpegel) bezeichnet.
+
## OR-Gatter
-Logische Verknüpfungen (Gatter) werden z.B. durch **Wahrheitstafeln** definiert. Die Wahrheitstafel für das **OR-Gatter** ist
+Die Wahrheitstafel für das **OR-Gatter** ist
$$
\begin{equation*}
\begin{array}{cc|c}
@@ -15,24 +48,7 @@ $$
\end{array}
\end{equation*}
$$
-Hierzu definieren wir A und B als Eingänge und Y als den Ausgang des Gatters und führen die folgenden Bezeichnungen ein:
-
-- 0/LOW: GND ($=0\ \mathrm{V}$)
-- 1/HIGH: VCC ($=+5\ \mathrm{V}$).
-
-Die Zustände 0 und 1 werden durch die elektrischen Potentiale an A, B und Y identifiziert.
-
-Das Schaltsymbol für das OR-Gatter ist in **Abbildung 1a** gezeigt:
-
----
-
-<img src="../figures/Symbole-Gatter.png" width="1000" style="zoom:100%;" />
-
-**Abbildung 1**: (Schaltsymbole eines (a) OR-, (b) AND-, (c) NOT- und (d) NAND-Gatters)
-
----
-
-Die einfachste Realisierung erfolgt mit Hilfe von zwei Dioden, wie in **Abbildung 2** gezeigt:
+Das Schaltsymbol für das OR-Gatter ist in **Abbildung 1a** gezeigt. Die einfachste Realisierung erfolgt mit Hilfe von zwei Dioden, wie in **Abbildung 2** gezeigt:
---
@@ -42,7 +58,7 @@ Die einfachste Realisierung erfolgt mit Hilfe von zwei Dioden, wie in **Abbildun
---
-- Liegt **entweder A oder B auf 1/HIGH** ($=+5\ \mathrm{V}$), fließt Strom durch den Widerstand $R$ und die Diode $D_{\mathrm{A}}$ oder die Diode $D_{\mathrm{B}}$ wird in **Durchlassrichtung** betrieben. In Durchlassrichtung fällt an einer Silizium-Diode die Knickspannung ([Schwellenspannung](https://de.wikipedia.org/wiki/Schwellenspannung))
+- Liegt **entweder A oder B auf HIGH** ($+5\ \mathrm{V}$), fließt Strom durch den Widerstand $R$ und die Diode $D_{\mathrm{A}}$ oder die Diode $D_{\mathrm{B}}$ wird in **Durchlassrichtung** betrieben. In Durchlassrichtung fällt an einer Silizium-Diode die Knickspannung ([Schwellenspannung](https://de.wikipedia.org/wiki/Schwellenspannung))
```math
\begin{equation*}
@@ -50,11 +66,11 @@ Die einfachste Realisierung erfolgt mit Hilfe von zwei Dioden, wie in **Abbildun
\end{equation*}
```
- ab (siehe [Hinweise zum Versuch Transistor und Operationsverstärker](https://gitlab.kit.edu/kit/etp-lehre/p1-praktikum/students/-/blob/main/Transistor_und_Operationsverstaerker/doc/Hinweise-Transistor.md)), der Großteil der Spannung fällt also über $R$ ab und Y liegt auf hohem Potential, d.h. auf 1/HIGH.
+ ab (siehe [Hinweise zum Versuch Transistor und Operationsverstärker](https://gitlab.kit.edu/kit/etp-lehre/p1-praktikum/students/-/blob/main/Transistor_und_Operationsverstaerker/doc/Hinweise-Transistor.md)), der Großteil der Spannung fällt also über $R$ ab und Y liegt auf hohem Potential, d.h. auf HIGH.
-- Liegen jedoch **weder A noch B auf 1/HIGH**, so fließt kein Strom. Da kein Strom fließt fällt auch keine Spannung über $R$ ab und Y liegt auf 0/LOW ($=0\ \mathrm{V}$).
+- Liegen jedoch **weder A noch B auf HIGH**, so fließt kein Strom. Da kein Strom fließt fällt auch keine Spannung über $R$ ab und Y liegt auf LOW ($0\ \mathrm{V}$).
-- Falls ein Eingang auf 1/HIGH und der andere auf 0/LOW liegt, ist immer eine der beiden Dioden in **Sperrichtung** geschaltet, so dass kein Strom zwischen A und B fließt.
+- Falls ein Eingang auf HIGH und der andere auf LOW liegt, ist immer eine der beiden Dioden in **Sperrichtung** geschaltet, so dass kein Strom zwischen A und B fließt.
## AND-Gatter
@@ -85,11 +101,11 @@ Die einfachste Realisierung eines AND-Gatters erfolgt mit Hilfe von zwei Dioden,
---
-- Liegt **entweder A oder B auf 0/LOW**, fließt Strom durch $R$ und die Diode $D_{\mathrm{A}}$ oder $D_{\mathrm{B}}$ wird in **Durchlassrichtung** betrieben, der Großteil der Spannung fällt also über $R$ ab und Y liegt auf niedrigem Potential, d.h. auf 0/LOW.
-- Liegen jedoch **sowohl A als auch B auf 1/HIGH**, so fließt kein Strom. Alle Eingangspunkte der Schaltung liegen auf dem gleichen Potential von $+5\ \mathrm{V}$. Da kein Strom fließt fällt auch keine Spannung ab und Y liegt auf 1/HIGH.
-- Falls ein Eingang auf 1/HIGH und der andere auf 0/LOW liegt, ist immer eine der beiden Dioden in **Sperrichtung** geschaltet, so dass kein Strom zwischen A und B fließt.
+- Liegt **entweder A oder B auf LOW**, fließt Strom durch $R$ und die Diode $D_{\mathrm{A}}$ oder $D_{\mathrm{B}}$ wird in **Durchlassrichtung** betrieben, der Großteil der Spannung fällt also über $R$ ab und Y liegt auf niedrigem Potential, d.h. auf LOW.
+- Liegen jedoch **sowohl A als auch B auf HIGH**, so fließt kein Strom. Alle Eingangspunkte der Schaltung liegen auf dem gleichen Potential von $+5\ \mathrm{V}$. Da kein Strom fließt fällt auch keine Spannung ab und Y liegt auf HIGH.
+- Falls ein Eingang auf HIGH und der andere auf LOW liegt, ist immer eine der beiden Dioden in **Sperrichtung** geschaltet, so dass kein Strom zwischen A und B fließt.
-Durch $U_{D}$ ist das Potential für 0/LOW an Y etwas höher als an den Eingängen von $D_{\mathrm{A}}$ und $D_{\mathrm{B}}$. Dadurch ist die Anzahl an Dioden-Gattern, die man hintereinander schalten kann begrenzt. Dieser Nachteil lässt sich durch die Verwendung von Transistoren umgehen.
+Durch $U_{D}$ ist das Potential für LOW an Y etwas höher als an den Eingängen von $D_{\mathrm{A}}$ und $D_{\mathrm{B}}$. Dadurch ist die Anzahl an Dioden-Gattern, die man hintereinander schalten kann begrenzt. Dieser Nachteil lässt sich durch die Verwendung von Transistoren umgehen.
### Transistor-AND-Gatter
@@ -103,8 +119,8 @@ Die Realisierung eines AND-Gatters mit Hilfe von zwei Transistoren ist in **Abbi
---
-- Hier wird der Transistor nicht als Verstärker, sondern als Schalter verwendet: Liegt an der Basis keine Spannung an ($U_{\mathrm{B}}=0$) befindet sich der Transistor im **Sperrbetrieb**, für den Widerstand zwischen Kollektor und Emitter gilt $r_{\mathrm{C}}\gg 0$ und es fließt kein Strom. Da es zu keinem Stromfluss kommt liegt Y auf dem gleichen Potential wie GND und damit auf 0/LOW.
-- Für $U_{\mathrm{B}}+U_{D}>0$ gilt $r_{\mathrm{C}}\approx 0$ und der Transistor befindet sich im **Sättigungsbetrieb**. Durch die Reihenschaltung von zwei Transistoren kommt es zum Stromfluss über $R_{E}$ nur dann, wenn sowohl A als auch B auf 1/HIGH liegen. Durch $r_{\mathrm{C}}\approx0$ fällt in diesem Fall die gesamte Spannung über $R_{E}$ ab und C liegt auf 1/HIGH.
+- Transistoren kennen Sie aus dem Versuch [Transistor und Operatonsverstärker](https://gitlab.kit.edu/kit/etp-lehre/p1-praktikum/students/-/tree/main/Transistor_und_Operationsverstaerker). Hier wird der Transistor nicht als Verstärker, sondern als Schalter verwendet: Liegt an der Basis keine Spannung an ($U_{\mathrm{B}}=0$) befindet sich der Transistor im **Sperrbetrieb**, für den Widerstand zwischen Kollektor und Emitter gilt $r_{\mathrm{C}}\gg 0$ und es fließt kein Strom. Da es zu keinem Stromfluss kommt liegt Y auf dem gleichen Potential wie GND und damit auf LOW.
+- Für $U_{\mathrm{B}}+U_{D}>0$ gilt $r_{\mathrm{C}}\approx 0$ und der Transistor befindet sich im **Sättigungsbetrieb**. Durch die Reihenschaltung von zwei Transistoren kommt es zum Stromfluss über $R_{E}$ nur dann, wenn **sowohl A als auch B auf HIGH** liegen. Durch $r_{\mathrm{C}}\approx0$ fällt in diesem Fall die gesamte Spannung über $R_{E}$ ab und Y liegt auf HIGH.
Die Vorwiderstände $R_{V}$ dienen zur Stabilisierung des Transistors (siehe Diskussion des Transistors für den Versuch [Transistor und Operationsverstärker](https://gitlab.kit.edu/kit/etp-lehre/p1-praktikum/students/-/blob/main/Transistor_und_Operationsverstaerker/doc/Hinweise-Emitterschaltung.md)).
@@ -131,8 +147,8 @@ Das entsprechende Schaltsymbol ist in **Abbildung 1c** gezeigt. Am einfachsten l
---
-- Liegt A auf 1/HIGH befindet sich der Transistor im **Sättigungsbetrieb**, es gilt $r_{\mathrm{C}}\approx0$ und Y liegt auf 0/LOW.
-- Liegt A auf 0/LOW befindet sich der Transistor im **Sperrbetrieb**, es gilt $r_{\mathrm{C}}\gg0$, es fließt kein Strom und Y liegt auf 1/HIGH.
+- Liegt A auf HIGH befindet sich der Transistor im **Sättigungsbetrieb**, es gilt $r_{\mathrm{C}}\approx0$ und Y liegt auf LOW.
+- Liegt A auf LOW befindet sich der Transistor im **Sperrbetrieb**, es gilt $r_{\mathrm{C}}\gg0$, es fließt kein Strom und Y liegt auf HIGH.
## NAND-Gatter
@@ -149,7 +165,7 @@ $$
\end{array}
\end{equation*}
$$
-Das Schaltsymbol ist in **Abbildung 1d** gezeigt. Die Realisierung erfolgt, z.B. wie in **Abbildung 5** gezeigt:
+Das Schaltsymbol ist in **Abbildung 1d** gezeigt. Die Realisierung erfolgt, z.B. wie in **Abbildung 6** gezeigt:
---
@@ -181,18 +197,6 @@ Durch die schwarz isolierten Kabel ist der Transistor (rechts in der Vergrößer
- Das obere Kabel verbindet die Basis des Transistors mit einer Linie aus einer Diode $D_{V}$ und einem Widerstand $R_{V}$. Hinter $R_{V}$ liegt der **Eingang A des Gatters**.
- Die zusätzliche Diode $D_{V}$ auf dem Schaltbrett ist für die Schaltung eigentlich irrelevant und in **Abbildung 5** nicht enthalten.
-## Realisierung auf integrierten Schaltkreisen (ICs), ASICs und FPGAs
-
-Das **Schaltbrett** eignet sich sehr gut dazu die physikalischen Grundlagen der digitalen Schalttechnik zu erkennen. In der technischen Fertigung bringt man Schaltkreise, wie Sie sie hier mit Kabeln, Widerständen, Dioden und Transistoren realisiert haben mit festen Leiterbahnen auf **[integrierte Schaltkreise](https://de.wikipedia.org/wiki/Integrierter_Schaltkreis) (*integrated curcuit*, IC)** auf, die Sie als Chips kennen. Diese sind als schwarze Blöcke mit äußeren Anschlüssen (Beinchen) zu erkennen, die in entsprechende Sockel gepresst und von außen angesteuert werden. An Ihrem Versuchsplatz liegen noch einige ICs aus, die Sie während des Versuchs untersuchen können. Ein erster Schritt zu Prozessspezialisierung ist der **[Application Specific Integrated Circuit, ASIC](https://en.wikipedia.org/wiki/Application-specific_integrated_circuit)**, den man mit Hilfe von entsprechender Software designed und daraufhin fertigen lässt. Nach heutigem Stand der Technik bringt man neben den ICs und ASICs Schaltkreise auf Platinen auf, die durch äußere Beschaltung veränderbar sind. Solche Chips bezeichnet man als **[Field Programmable Gate Arrays, FPGAs](https://de.wikipedia.org/wiki/Field_Programmable_Gate_Array#:~:text=Ein%20FPGA%20(Akronym%20f%C3%BCr%20Field,(Logik%2D)Gatter%2DAnordnung.)**. Der FPGA wird durch entsprechende Software zur Programmierung der Hardware (Firmware) konfiguriert und agiert daraufhin als ICs bis zur Neukonfiguration. Ab **Aufgabe 2** werden Sie alle weiteren Schaltungen auf einem FPGA realisieren. Die Schaltung mit integriertem FPGA, wie Sie sie für diesen Versuch verwenden werden ist in **Abbildung 8** gezeigt:
-
----
-
-<img src="../figures/FPGA.png" width="1000" style="zoom:100%;" />
-
-**Abbildung 8**: (Platine mit integriertem FPGA, wie sie für diesen Versuch im Einsatz ist)
-
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# Navigation
[Main](https://gitlab.kit.edu/kit/etp-lehre/p1-praktikum/students/-/tree/main/Schaltlogik)
diff --git a/Schaltlogik/doc/Hinweise-Schaltbrett.md b/Schaltlogik/doc/Hinweise-Schaltbrett.md
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--- a/Schaltlogik/doc/Hinweise-Schaltbrett.md
+++ b/Schaltlogik/doc/Hinweise-Schaltbrett.md
@@ -1,8 +1,8 @@
# Hinweise für den Versuch Schaltlogik
-## Die Experimentiertafel Fischer TB05
+## Schaltbrett
-Die Aufsicht auf eine Experimentiertafel Fischer TB05 ist in **Abbildung 1** gezeigt:
+Die Aufsicht auf die in diesem Versuch verwendete Experimentiertafel Fischer TB05 ist in **Abbildung 1** gezeigt:
---
@@ -27,7 +27,7 @@ Das Schaltbrett wird mit $\mathrm{VCC}=5\ \mathrm{V\ (DC)}$ betrieben. Das an de
Ãœber den Kippschaltern befinden sich drei Klemmen.
- Auf der oberen Klemme liegt **GND**.
-- Die Klemme in der Mitte führt das **Ausgangssignal (GND/VCC) des Kippschalters** und zwar
+- Die Klemme in der Mitte führt das **Ausgangssignal (entweder GND oder VCC) des Kippschalters** und zwar
- GND, wenn der Schalter nach oben gekippt ist.
- VCC, wenn der Schalter nach unten gekippt ist.
- Auf der unteren Klemme liegt **VCC**.
diff --git a/Schaltlogik/doc/Schaltlogik-Hilfe.pdf b/Schaltlogik/doc/Schaltlogik-Hilfe.pdf
index e5a353d7a381cea2db68eed0bf7d4260f018e601..2052d10c7de2c7e6b7f02f2236b0417cde232da4 100644
Binary files a/Schaltlogik/doc/Schaltlogik-Hilfe.pdf and b/Schaltlogik/doc/Schaltlogik-Hilfe.pdf differ
diff --git a/Schaltlogik/figures/FPGA.odg b/Schaltlogik/figures/FPGA.odg
index f429acf228ce4a04ad68e924b287f11864508ec3..4d61c402367a1f9b7039954fda57643149bc3b3b 100644
Binary files a/Schaltlogik/figures/FPGA.odg and b/Schaltlogik/figures/FPGA.odg differ
diff --git a/Schaltlogik/figures/FPGA.png b/Schaltlogik/figures/FPGA.png
index ce2d51b695cde089062cc4a7c7495074aeaa4b8c..4bde84ece862449c6762f59f1d7b656b4ec2e6c1 100644
Binary files a/Schaltlogik/figures/FPGA.png and b/Schaltlogik/figures/FPGA.png differ